Lec 1 part 1 · 과목 안내 (CSED311 Computer Architecture)

1.1CSED311 첫 강의의 녹화분. 앞부분(과목 소개, p1~5)은 녹화되지 않았고 강사 소개(p7)부터 시작한다.

1.2강사·TA·소통 채널, 성적(중간 25/기말 30/랩 35/과제+참여 10), 참여 점수, 출석, 부정행위 정책을 안내.

1.3랩에서는 Verilog HDL 로 single-cycle → multi-cycle → pipelined CPU, cache, DMA 를 직접 구현한다.

1.4교재는 P&H RISC-V Edition. p23 이후(아키텍처 기초·역사·도전 과제)는 part 2(35강)에서 이어진다.

상황·문제모든 강의를 녹화해 수업 후 LMS 에 올린다. 이번 강의 앞부분(과목 소개)은 녹화를 놓쳐 슬라이드로 대신 보라고 안내.

상황·문제김광선 교수: PIAI(인공지능연구원, 구 정보통신연구소) #433, 온라인 수업이라 면담은 이메일로 잡고 Zoom/WebEx 로 진행.

원인Arm(Austin, Texas) 근무 후 약 2년 전 POSTECH 합류.

해결관심 분야: systems for AI / AI for systems, hardware-software co-design, memory system, processing-in-memory(PIM).

상황·문제TA 5명. 특정 TA 가 아니면 그룹 주소 csed311-ta@postech.ac.kr 로 연락.

상황·문제성적: 중간 25%, 기말 30%, 랩 35%, 과제+참여 10%. 시험 하나라도 안 보면 F.

원인강의에서는 CPU 설계 방법을 배우고, 랩에서는 직접 CPU 를 설계·구현한다.

해결각 랩은 tutorial + 과제 설명(온라인), 팀별 demo(MS Teams)로 구성. Digital System Design(CSED273) 지식이 필요하고, 부족하면 슬라이드의 YouTube 재생목록을 보라고 안내.

상황·문제과제는 교재 연습문제, 기본은 작은 과제 8개(안 맞으면 가끔 큰 과제). 전부 맞으면 이 부분 만점.

원인수업 중 좋은 질문·답변, MS Teams/LMS Q&A 게시물이 1점씩 인정된다. 강의노트에 있는 사소한 질문은 제외.

해결인정되면 수업 중 알려주거나 👍 이모지를 단다. 수업 중 인정받으면 수업 후 TA 를 cc 해 이메일. 100점이면 과제 없이도 만점이지만 권하지 않음.

상황·문제출석은 정기적으로 확인(LMS·WebEx 방법은 추후 공지). 여러 번 빠지면 감점 또는 F, 정당한 사유는 사전에 알리면 결석 처리 안 함.

상황·문제과제·랩·시험은 모두 본인(랩은 팀) 작업이어야 한다. 토론은 괜찮지만 답안은 자기 것, 남의 것을 보면 안 된다.

원인부정행위로 가장 손해 보는 사람은 본인: 어려운 문제를 풀며 문제 해결 능력과 창의성을 기를 기회를 잃는다.

해결학점이 아니라 실력을 목표로. 취업은 20~30년 커리어의 시작이므로, 암기가 아니라 동작 원리를 이해하고 실제 문제에 적용하는 능력을 기르라고 당부. 위반은 심각도에 따라 구분(Cheating Policy 슬라이드).

상황·문제주제별 교재 읽기 범위와 랩 일정을 표로 제시, 일정은 바뀔 수 있다.

원인주제별 관련 논문(선택)도 제시. 성적에는 안 들어가지만 강의 핵심을 이해하면 대부분 읽을 수 있다.

해결논문을 읽으면 주제를 더 잘 이해할 수 있다며 읽기를 권장. 중간고사 이후 일정은 다음 쪽.

상황·문제교재: Patterson & Hennessy, Computer Organization and Design RISC-V Edition.

해결구입이 가장 좋고, 어려우면 도서관 웹사이트의 eBook 이용. 교재 읽기 세션을 열 예정(세부 추후 공지).

상황·문제랩은 매주 화요일 저녁. 오늘 Lab 0 은 기술 내용 없이 도구 설치·동작 확인.

원인처음 몇 랩은 환경 준비와 Verilog HDL(Hardware Description Language) 기초, 이후 랩은 Verilog 로 CPU 설계.

해결랩마다 가중치가 다르고 보고서(20%)와 TA 앞 demo(80%)로 평가. 일정표는 잠정이지만 바뀔 가능성은 낮다.

상황·문제팀마다 1일 늦은 제출 token 1개. 쓰려면 제출할 때 TA 에게 알린다. token 없이 늦으면 감점.

원인랩은 앞 랩에 의존하므로 앞 랩을 못 끝내면 다음 랩을 못 한다.

해결어차피 다 구현해야 하므로 일찍 시작해 감점을 피하라고 당부.

상황·문제랩은 2인 팀. 1인 팀이면 랩 점수 10% 추가. 이번 주 일요일 18시까지 팀 정보를 TA 메일로, 안 하면 무작위 배정.

메모리 안/근처에서 연산하는 방식. 90년대 후반 연구 후 잠잠했다가 deep learning 응용 중심으로 다시 연구.

하드웨어 구조·동작을 기술하는 언어. 이 과목 랩은 Verilog 로 CPU 를 구현.

Lab 0 에서 설치하는 HDL 설계·시뮬레이션 도구.

팀당 1개, 1일 늦게 감점 없이 제출. 제출 시 TA 에게 알려야 함.

4.1이 과목의 성적 구성은?

4.2참여 점수로 과제 점수를 대신할 수 있나?

4.3교수가 말한 부정행위의 가장 큰 피해자는?

4.4랩을 미루면 안 되는 이유는?

4.5랩에서 쓰는 언어와 도구는?